6264的特性及引脚信号
随机存储器有静态随机存储器SRAM和动态随机存储器DRAM两种，SRAM主要用在高速缓冲存储器或小容量的存储系统中，而DRAM主要用做内存。本节介绍典型RAM存储器芯片的特性、引脚信号和操作方式。
5.3.1 SRAM芯片
1.典型SRAM芯片
常见典型的SRAM芯片是由Intel公司生产的，有6116（2K×8b）、6264（8K×8b）、62256（32K×8b）等，它们的引脚信号功能及操作方式基本相同，下面以6264为例加以介绍。
1）6264的特性及引脚信号
Intel 6264采用CMOS工艺制造，28引脚封装，容量为8KB，引脚信号排列。
A0～A12：地址线。
D0～D7：数据线。
OE：读允许信号，输入，低电平有效。
WE：写允许信号，输入，低电平有效。
CE1：片选信号1，输入，在读/写方式时为低电平。
CE2：片选信号2，输入，在读/写方式时为高电平。
2）6264的操作方式
6264的操作方式。由WE、OE、CE1、CE2的共同作用决定。
（1）写入：当CE1和WE为低电平且OE和CE2为高电平时，数据输入缓冲器打开。
（2）读出：当CE1和OE为低电平且WE和CE2为高电平时，数据输出缓冲器选通，被选中单元中的数据送到数据线D0～D7上。
�。�3）保持：当CE1为高电平、CE2为任意时，芯片未选中，处于保持状态，数据线呈现高阻状态。
2.SRAM芯片与CPU接口
各种SRAM芯片与CPU的接口信号线有：
地址线：A0～An（n由芯片的容量决定）；
数据线：D0～D7；
读/写控制线：OE/WE（低电平有效）；
片选线：CE（低电平有效）。
SRAM与CPU接口的方法。
（1）SRAM地址线A0～An与CPU的低位地址线对应连接；
�。�2）SRAM数据线D0～D7与CPU的数据线对应连接；
（3）读/写控制线OE/WE与CPU的读/写控制线RD/WR对应连接。
（4）SRAM的片选线CE与CPU的高位地址经译码之后产生的片选信号连接。
5.3.2 DRAM芯片
DRAM的存储电路是利用MOS管的栅极分布电容充放电来保存信息的，充电成高电位后表示“1”，放电后表示“0”。其优点是集成度高、功耗低、价格便宜，在微机系统中被大量用做内存。但由于电容存在漏电现象，故必须定时刷新，对DRAM进行充电。
1.典型DRAM芯片
典型DRAM芯片有64K×1b，64K×4b，1M×1b，1M×4b等产品。下面以64K×1b的Intel 2164A芯片为例，介绍其结构及工作原理。
1）2164A的引脚信号
2164A的引脚信号，定义如下：
A0～A7：地址线；
DIN：数据输入线；
DOUT：数据输出线；
RAS：行地址选通信号，输入，低电平有效；
CAS：列地址选通信号，输入，低电平有效；
VCC：+5V电源；
VSS：信号地。
2）2164A的内部结构及工作原理
2164A的内部结构。
64K×1b（65536个存储单元）的DRAM存储体由4个128×128的存储矩阵组成，每个存储矩阵由7条行地址线和7条列地址线进行选择。7条 行地址经过1/128行译码器产生128条行选择线，7条列地址经过1/128列译码器产生128条列选择线，分别选择128行和128列。
由于2164A每个存储单元只有一位，若要构成64KB的DRAM存储器，需要8片2164A。要实现64KB的DRAM寻址，需要16条地址线，而芯 片本身只有A0～A7的8条地址线，因此，该芯片采用行地址线和列地址线分时工作方式。其工作原理是利用内部的地址锁存器和多路开关，先由行地址选通信号 RAS（Row Address Strobe），把8位地址信号A0～A7送到行地址锁存器锁存，随后出现的列地址选通信号CAS（Column Address Strobe）把后送来的8位地址信号A0～A7送到列地址锁存器锁存。锁存在行地址锁存器中的7位行地址RA0～RA6同时加到4个存 储器矩阵上，在每个存储矩阵中选中一行；锁存在列地址锁存器中的7位列地址CA0～CA6选中4个存储器矩阵中的一列，选中4行4列交点的4个存储单元再 经过由RA7和CA7控制的“4选1”I/O门控电路，选中其中的一个单元进行读写。
2164A数据的读出和写入是分开的，由WE信 号控制。当WE为高电平时，读出；当WE为低电平时，写入。芯片进行刷新的时候，只加上行选通信号RAS，不加列选通信号CAS，可以把地址加到行译码器 上，使指定的4行存储单元只被刷新，而不被读/写，一般2ms可全部刷新一次。实现DRAM定时刷新的方法和电路有多种，可以由CPU通过一定控制逻辑实 现，也可以用DMA控制器实现，还可以用专用DRAM控制器实现，这里不再赘述。
5.3.1 SRAM芯片
1.典型SRAM芯片
常见典型的SRAM芯片是由Intel公司生产的，有6116（2K×8b）、6264（8K×8b）、62256（32K×8b）等，它们的引脚信号功能及操作方式基本相同，下面以6264为例加以介绍。
1）6264的特性及引脚信号
Intel 6264采用CMOS工艺制造，28引脚封装，容量为8KB，引脚信号排列。
A0～A12：地址线。
D0～D7：数据线。
OE：读允许信号，输入，低电平有效。
WE：写允许信号，输入，低电平有效。
CE1：片选信号1，输入，在读/写方式时为低电平。
CE2：片选信号2，输入，在读/写方式时为高电平。
2）6264的操作方式
6264的操作方式。由WE、OE、CE1、CE2的共同作用决定。
（1）写入：当CE1和WE为低电平且OE和CE2为高电平时，数据输入缓冲器打开。
（2）读出：当CE1和OE为低电平且WE和CE2为高电平时，数据输出缓冲器选通，被选中单元中的数据送到数据线D0～D7上。
�。�3）保持：当CE1为高电平、CE2为任意时，芯片未选中，处于保持状态，数据线呈现高阻状态。
2.SRAM芯片与CPU接口
各种SRAM芯片与CPU的接口信号线有：
地址线：A0～An（n由芯片的容量决定）；
数据线：D0～D7；
读/写控制线：OE/WE（低电平有效）；
片选线：CE（低电平有效）。
SRAM与CPU接口的方法。
（1）SRAM地址线A0～An与CPU的低位地址线对应连接；
�。�2）SRAM数据线D0～D7与CPU的数据线对应连接；
（3）读/写控制线OE/WE与CPU的读/写控制线RD/WR对应连接。
（4）SRAM的片选线CE与CPU的高位地址经译码之后产生的片选信号连接。
5.3.2 DRAM芯片
DRAM的存储电路是利用MOS管的栅极分布电容充放电来保存信息的，充电成高电位后表示“1”，放电后表示“0”。其优点是集成度高、功耗低、价格便宜，在微机系统中被大量用做内存。但由于电容存在漏电现象，故必须定时刷新，对DRAM进行充电。
1.典型DRAM芯片
典型DRAM芯片有64K×1b，64K×4b，1M×1b，1M×4b等产品。下面以64K×1b的Intel 2164A芯片为例，介绍其结构及工作原理。
1）2164A的引脚信号
2164A的引脚信号，定义如下：
A0～A7：地址线；
DIN：数据输入线；
DOUT：数据输出线；
RAS：行地址选通信号，输入，低电平有效；
CAS：列地址选通信号，输入，低电平有效；
VCC：+5V电源；
VSS：信号地。
2）2164A的内部结构及工作原理
2164A的内部结构。
64K×1b（65536个存储单元）的DRAM存储体由4个128×128的存储矩阵组成，每个存储矩阵由7条行地址线和7条列地址线进行选择。7条 行地址经过1/128行译码器产生128条行选择线，7条列地址经过1/128列译码器产生128条列选择线，分别选择128行和128列。
由于2164A每个存储单元只有一位，若要构成64KB的DRAM存储器，需要8片2164A。要实现64KB的DRAM寻址，需要16条地址线，而芯 片本身只有A0～A7的8条地址线，因此，该芯片采用行地址线和列地址线分时工作方式。其工作原理是利用内部的地址锁存器和多路开关，先由行地址选通信号 RAS（Row Address Strobe），把8位地址信号A0～A7送到行地址锁存器锁存，随后出现的列地址选通信号CAS（Column Address Strobe）把后送来的8位地址信号A0～A7送到列地址锁存器锁存。锁存在行地址锁存器中的7位行地址RA0～RA6同时加到4个存 储器矩阵上，在每个存储矩阵中选中一行；锁存在列地址锁存器中的7位列地址CA0～CA6选中4个存储器矩阵中的一列，选中4行4列交点的4个存储单元再 经过由RA7和CA7控制的“4选1”I/O门控电路，选中其中的一个单元进行读写。
2164A数据的读出和写入是分开的，由WE信 号控制。当WE为高电平时，读出；当WE为低电平时，写入。芯片进行刷新的时候，只加上行选通信号RAS，不加列选通信号CAS，可以把地址加到行译码器 上，使指定的4行存储单元只被刷新，而不被读/写，一般2ms可全部刷新一次。实现DRAM定时刷新的方法和电路有多种，可以由CPU通过一定控制逻辑实 现，也可以用DMA控制器实现，还可以用专用DRAM控制器实现，这里不再赘述。
- 作者：大学生新闻网 来源：大学生新闻网
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